generate verilog module testbench
Project description
gen_tb
介绍
自动生成verilog module testbench 模板的工具
安装教程
无需安装
windows下使用说明
- 直接使用gen_tb.exe
将.v文件和gen_tb.exe放在同一路径,双击gen_tb.exe,根据提示输入文件名,回车即可。
当一个.v文件中含有多个module时只会例化第一个。
- 使用命令
- 使用脚本
请注意使用对应的解释器版本:
gen_tb.cp312-win_amd64.pyd 对应的python版本为3.12
linux下使用说明
下次更新
其他说明
若发现bug可联系我修复。
Project details
Release history Release notifications | RSS feed
Download files
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Source Distribution
gen_tb-1.1.1.tar.gz
(485.2 kB
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File details
Details for the file gen_tb-1.1.1.tar.gz
.
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- Download URL: gen_tb-1.1.1.tar.gz
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- Size: 485.2 kB
- Tags: Source
- Uploaded using Trusted Publishing? No
- Uploaded via: twine/5.0.0 CPython/3.12.3
File hashes
Algorithm | Hash digest | |
---|---|---|
SHA256 | 75f4d0b74855a506f3f39ae8455f0b7631470f4bc4ab99be9520581fda81eaac |
|
MD5 | 2b4f47431b7c6260c2edb75ba8e2ad36 |
|
BLAKE2b-256 | 3e9f856acc0b2643f036a82e9a2e707a38e345c33ef6b06776d38c12517ab211 |